FPGAシステムのソフトエラー耐性評価におけるブートストラップ法による高速化
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概要
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SRAM型FPGA(Field Programmable Gate Array)は高い柔軟性を持つ反面,ソフトエラーに対して脆弱であり,その影響で回路故障を引き起こす恐れがある.そのため,高い信頼性が要求されるシステムに適用するには,実装回路の信頼性を保証する信頼性評価技術が重要となる.現在の評価手法は,再構成を用いて構成メモリにビットエラーを注入し,その影響を観測する手法が一般的である,しかし,多くの研究ではソフトエラーの蓄積を考慮しておらず,故障緩和や動的復旧が可能な高信頼回路の評価に適していない.著者らは,ソフトエラーの蓄積を考慮した信頼1生評価を目的とし,その際問題となる評価時間を短縮するためブートストラップ法を適用した.ブートストラップ法を適用することで,大幅な時間短縮が可能であり,また,十分な精度の結果を得ることができた.
- 一般社団法人電子情報通信学会の論文
- 2012-09-11
著者
-
尼崎 太樹
熊本大学大学院自然科学研究科
-
久我 守弘
熊本大学大学院自然科学研究科
-
一ノ宮 佳裕
熊本大学大学院自然科学研究科
-
末吉 敏則
熊本大学大学院自然科学研究科
-
飯田 全広
熊本大学大学院自然科学研究科
-
高野 光平
熊本大学大学院自然科学研究科
-
一ノ宮 佳裕
熊本大学大学院自然科学研究科:日本学術振興会特別研究員DC
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