短TATシリル化ポーラス・シリカ(k=2.1)を用いた32nmノード対応Ultralow-k/Cuデュアルダマシン配線技術(配線・実装技術と関連材料技術)
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概要
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短TATシリル化処理されたPo-SiOを用いた140nmピッチのウルトラLow-k/CuのD/D構造(keff=2.6)の実現に成功した。配線信頼性、パッケージング性能も含めて十分な性能を示した。配線容量の従来のULK層間からの10%低減により、回路性能は8%の向上が予測される。この短TATでシリル化されたPo-SiOは、32nmノード以降のCMOS向けの有効な候補と考えられる。
- 2009-02-02
著者
-
小田 典明
株式会社半導体先端テクノロジーズ
-
隣 真一
株式会社半導体先端テクノロジーズ
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窪田 壮男
株式会社半導体先端テクノロジーズ
-
中尾 慎一
株式会社半導体先端テクノロジーズ
-
冨岡 和弘
株式会社半導体先端テクノロジーズ
-
曽田 栄一
株式会社半導体先端テクノロジーズ
-
中村 直文
株式会社半導体先端テクノロジーズ
-
野川 潤
NECエレクトロニクス(株)
-
川島 由嗣
NECエレクトロニクス(株)
-
林 遼
NECエレクトロニクス(株)
-
斎藤 修一
株式会社半導体先端テクノロジーズ
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