タイミング制約違反を利用する設計手法とコ・シミュレーション環境による評価(回路・設計手法)
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概要
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半導体技術の微細化に伴う素子のばらつき増大により,設計制約が非常に厳しくなっている.従来行われてきた保守的な最悪ケース指向設計が必要とする設計マージンが大きくなっているためである.我々は最悪ケースに囚われるのではなく,典型的ケースを配慮することで設計制約を緩和する手法として,建設的タイミング違反方式(Constructive Timing Violation : CTV)を検討している.本手法を評価するにあたり,回路遅延を考慮した評価環境が必要になる.本稿では,ゲートレベル・シミュレーションとアーキテクチャレベル・シミュレーションのコ・シミュレーションによる評価環境を構築し,CTVとその性能改善手法の評価を行い,マイクロプロセッサに与える効果を明らかにする.
- 社団法人電子情報通信学会の論文
- 2007-07-26
著者
-
田中 康一郎
九州産業大学情報科学部知能情報学科
-
田中 康一郎
九州工業大学
-
国武 勇次
九州工業大学情報工学研究科情報科学専攻
-
千代延 昭宏
株式会社富士通研究所
-
佐藤 寿倫
九州大学システムLSI研究センター
-
佐藤 寿倫
九州大学システムlsi センター
-
佐藤 寿倫
株式会社東芝セミコンダクター社マイクロエレクトロニクス技術研究所
-
国武 勇次
九州工業大学院情報工学研究科
-
田中 康一郎
九州産業大学情報科学部
-
千代延 昭宏
九州工業大学情報工学部知能情報工学科
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