FPGAを用いた論理エミュレータにおけるRTレベルのHDL分割手法
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概要
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長期化する機能検証期間の短縮を図るために,機能検証方法は機能/タイミングの検証を行える多機能な論理シミュレータを用いる方法だけでなく,高速に機能検証を行える論理エミュレータも併せて利用せざるを得ない状況に成りつつある.しかしながら,論理エミュレーションを開始するまでに,"HDLコードの論理合成","回路分割",および"デバイスへの実装"などの計算機負荷の重い処理を行う必要があり,高速な検証速度を充分に利用できていないのが現状である.本稿では,回路分割を論理合成後のネットリストを対象する従来の方法に代わり,HDLコードを対象とすることで論理エミュレータへの実装時間を短縮する方法を提案する.評価結果から,HDLコードを対象に回路分割を行うことで,実装時間の短縮が可能であることを確認した.
- 一般社団法人情報処理学会の論文
- 1997-02-14
著者
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