HDL記述によるディジタル回路の複数FPGAに対する分割手法
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概要
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近年,集積化技術の向上によりLSIに集積可能な回路規模が増加し,それに伴い設計検証時間が増大している.そこで, LSI仕様の決定とそれに伴う機能検証の高速化のために,ソフトウェアによるシミュレーションに代わりFPGA(Field Programmable Gate Array)を核としたエミュレータを用いる方法が注目を浴びている,このエミュレータでは,ソフトウェアによるシミュレータと比較して数百〜千倍の速度で検証を行える.しかし, FPGAに実装するための論理合成および複数のFPGAに実装するための回路分割といった2つの処理が必要であり,設計修正毎に行うこれらの処理をいかに短縮するかがエミュレータを用いる際の重要な鍵となる.そこで,我々はHDL記述をソースレベルで単一FPGA用に分割し,並列に論理合成/実装を行うことで実装時間の短縮を図る方法を提案する.
- 社団法人情報処理学会の論文
- 1996-09-04
著者
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