タイミング違反を利用するマイクロアーキテクチャの演算器における遅延を考慮した評価(集積回路技術とアーキテクチャ技術の協調・融合へ向けた,プロセッサ,並列処理,システムLSIアーキテクチャ及び一般)
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概要
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回路のクリティカルパスが常には活性化されないことに着目し,積極的にタイミング違反を利用してプロセッサの高速化や省電力化を図る方式を,われわれは検討してきた.残念ながら,これまで行ってきた評価は十分であるとは言えない.プロセッサ全体を評価する際には,回路遅延を配慮できていなかった.一方,回路遅延に配慮する場合には,演算器のみの評価に過ぎなかった.本稿では,演算器における遅延に配慮してプロセッサ全体を評価した結果について述べる.
- 社団法人情報処理学会の論文
- 2006-06-08
著者
-
田中 康一郎
九州産業大学情報科学部知能情報学科
-
田中 康一郎
九州工業大学
-
国武 勇次
九州工業大学情報工学研究科情報科学専攻
-
千代延 昭宏
九州工業大学大学院 情報工学研究科
-
佐藤 寿倫
九州大学 システムLSI研究センター
-
国武 勇次
九州工業大学院情報工学研究科
-
千代延 昭宏
九州工業大学情報工学部知能情報工学科
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