タイミング違反を許容する省電力加算器における違反検出回路の高速化(省電力方式)
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概要
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半導体技術がディープサブミクロンの領域に突入するに従って,近い将来,最悪ケースを考慮していたのではLSIの設計が不可能になると予測されている.ディープサブミクロン領域ではノイズや製造ばらつきが増大し,電源電圧の低下が要求される.このような状況では最悪ケースを考慮するための設計マージンを十分に確保できない.したがって,最悪ケースではなく典型的なケースを考慮した設計手法への転換が必要である.建設的タイミング違反(constructive timing violation: CTV)方式は,そのような転換を実現する設計手法の1つである.設計者は稀にしか現れない最悪ケースに悩まされることなく,典型的なケースでの最適化に注力できる.我々はこれまで,CTVの考えに基づいたALUを2種類提案した.残念ながらいずれのALUも,回路規模や動作速度の点で改善が必要だった.本稿ではタイミング違反の検出回路に加算比較器を応用することで従来の問題点を解決する.Verilog-HDLを用いて桁上げ選択加算器を設計し,論理合成と論理シミュレーションによる評価の結果,エネルギー利用効率をおおいに改善できることが確認できている.
- 2006-11-15
著者
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