建設的タイミング違反方式を適用したALUの改良とその評価(ARC-2 : プロセッサアーキテクチャII)(2004年並列/分散/協調処理に関する『青森』サマー・ワークショップ(SWoPP青森2004) : 研究会・連続同時開催)
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概要
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本稿では建設的タイミング違反方式を適用したALUのハードウェア削減手法について述べる.当初提案された手法を適用したALUは適用前の3倍の回路規模となる問題があった.本稿で提案する手法はALUと検出回路の一部共有化と検出回路のパイプライン化により,スループットおよびレイテンシを維持しつつ回路規模を削減できる.評価には桁上げ選択加算器に提案する手法を適用し,クロック周波数における故障率を測定した.その結果,シミュレーション上では1.4〜1.6倍まで動作周波数を向上させることが可能であるが,実際にはこの周波数で動作させることは困難である結果となった.
- 2004-07-30
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