建設的タイミング違反方式に基づくALUのHDL設計とその評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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微細化加工技術の進展に伴い、回路遅延における配線遅延の問題がこれまでのゲート遅延よりもチップの最高動作速度を決定づけるような状況になっている.また、マイクロプロセッサの動作周波数は向上し続ける一方で、タイミング制約を満足させることが困難な状況になりつつある.このような状況の中、近年では高性能かつ電力利用効率の良いマイクロプロセッサが重要度を増している.われわれはタイミング違反の検出とそこからの回復機構を導入することで、タイミング設計を簡略化可能な、建設的タイミング違反方式を提案している.本稿では,これを基に、実際にVerilog-HDLを用いてキャリーセレクトアダーを作成し、タイミング制約に依存した遅延故障の分布を調べることにより、この方式が有効と考えられるタイミング制約を導く.
- 社団法人電子情報通信学会の論文
- 2003-02-27
著者
-
佐藤 寿倫
九州工業大学知能情報工学科
-
有田 五次郎
九州産業大学知能情報工学科
-
有田 五次郎
九州工業大学情報工学部知能情報工学科
-
有田 五次郎
九州工業大学
-
有田 五次郎
九州産業大学情報科学部
-
谷野 亜沙美
九州工業大学情報工学部知能情報工学科
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