可変レイテンシパイプライン技術と演算結果再利用技術の併用による演算レイテンシ削減
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概要
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マイクロプロセッサにおけるオペランドバイパス回路の遅延が深刻になると予測されている.一般にマイクロプロセッサの実行ステージはALU演算とオペランドバイパスから構成されているため,この遅延の増大はプロセッサのタイミング制約を厳しくし深刻な問題である.タイミング制約を緩和するためには実行ステージを分割することも可能だが,プロセッサ性能を悪化させるおそれもある.可変レイテンシパイプライン(VLP)はパイプライン技術と擬似非同期回路技術の両方の特徴を備えたマイクロアーキテクチャ技術である.ALUへの入力オペランド値に従ってVLPはそのレイテンシを変更し,短い演算レイテンシと高速動作を可能にしている.本論文では動的命令スケジューリングを行うスーパスカラプロセッサ上でVLPを評価している.サイクルベースのシミュレーションの結果,VLPはALU演算の実効レイテンシを削減し,その結果バイパス回路遅延によるタイミング制約の深刻化に耐えられる可能性が確認できている.更に,演算結果再利用技術を用いてVLPをサポートすることも検討した.
- 社団法人電子情報通信学会の論文
- 2002-12-01
著者
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