データ保持電流低減に適した256Mb DRAMアレイアーキテクチャ
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概要
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低消費電力かつ高速のDRAMに有効な新しい回路設計手法について述べる。この手法の特徴は、1)分割ワード線(DWL)におけるサブデコード線のフィッシュボーン型配置 2)階層型ビット線(BL)ブリチャージ電源 3)非リセット型Rowブロック制御 である。0.25um CMOSプロセスで、上記技術を用いた256Mb DRAMを製作し、非常に低いスタンバイ電流(23uA)とセルフリフレッシュ電流(607uA)を実現した。
- 社団法人電子情報通信学会の論文
- 1997-10-16
著者
-
有本 和民
立命館大学理工学部
-
有本 和民
三菱電機ulsi開発研究所
-
築出 正樹
三菱電機ULSI開発研究所
-
木下 充矢
三菱電機ULSI開発研究所
-
谷崎 哲志
三菱電機ULSI開発研究所
-
藤野 毅
三菱電機ULSI開発研究所
-
木下 充矢
(株)ルネサステクノロジ
-
谷崎 哲志
(株)ルネサステクノロジシステムソリューション統括本部システムコア技術統括部
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