センス同期式書き込み/読出し方式回路を搭載したSRAM I/F混載DRAMコア(MRAM,不揮発メモリ,メモリ,一般)
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概要
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本稿は,SRAM I/F をもつシステムオンチップのための高集積メモリに関するものである。本稿で提案するマクロは,センス同期式書き込み/読み出し回路方式により,タイミング調整による待ち時間をなくし高速ランダムアクセスサイクル動作を実現した。また0.15μmのプロセスを用いてメモリ容量4Mbのテストチップを試作し,143MHz動作を達成することができた。マクロサイズは4.59mm^2で,スタンバイ時の消費電力は92μWである。これらの値はそれぞれ,同一スペックのeSRAMマクロと比べて,面積を30%,スタンバイ時の消費電力を約4.8%に削減することができる。
- 社団法人電子情報通信学会の論文
- 2003-04-03
著者
-
有本 和民
(株)ルネサステクノロジシステムソリューション統括本部システムコア技術統括部
-
行天 隆幸
(株)ルネサステクノロジシステムソリューション統括本部
-
谷崎 哲志
(株)ルネサステクノロジシステムソリューション統括本部
-
TAITO Yasuhiko
Renesas Technology Corporation
-
帶刀 恭彦
(株)ルネサステクノロジ
-
行天 隆幸
株式会社ルネサステクノロジシステムソリューション統括本部
-
伊賀上 太
株式会社ルネサスデバイスデザイン
-
木下 充矢
(株)ルネサステクノロジ
-
伊賀上 太
(株)ルネサスデバイスデザイン
-
藤野 毅
(株)ルネサステクノロジ
-
谷崎 哲志
(株)ルネサステクノロジシステムソリューション統括本部システムコア技術統括部
-
有本 和民
(株)ルネサステクノロジ システムソリューション統括本部 システムコア技術統括部
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