最小ハミング距離検索機能を有する全並列型アーキテクチャによる小面積・高速連想メモリの開発 (<特集>メモリ・混載メモリ及びIC一般)
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概要
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Wビット長の入力データとR個の参照データの間の最小距離検索はパターン認識やデータ圧縮などでは基本的なオペレーションである.本研究ではハミング距離検索のための高面積効率かつ高速な連想メモリアーキテクチャを提案する.提案アーキテクチャでは高速なアナログ原理を用いたワード比較と自己適応型のwinner-line-up増幅回路により,高面積効率かつ高速性を実現している.提案アーキテクチャに基づく32ワード×128行の連想メモリを0.6um, 2-poly, 2-metal CMOSテクノロジで設計し,提案アーキテクチャの有効性を検証する.
- 社団法人電子情報通信学会の論文
- 2001-04-05
著者
-
小出 哲士
広島大学ナノデバイス・システム研究センター
-
マタウシュ ハンス
広島大学ナノデバイス・システム研究センター
-
行天 隆幸
株式会社ルネサステクノロジシステムソリューション統括本部
-
行天 隆幸
広島大学ナノデバイス・システム研究センター
-
早田 嘉浩
広島大学ナノデバイス・システム研究センター
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