差動増幅器を用いた全並列型アナログ・デジタル混載連想メモリ(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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予めメモリ内に入力されている参照データの中から,入力された検索データに最も近いデータを出力するアナログ・デジタル混載全並列型連想メモリをこれまでに開発してる.本報告では,提案している連想メモリの更なる高速,高信頼性,小面積化を実現するために,最小距離検索回路に差動増幅器を用いる方法を提案する.提案手法を用いた新しい連想メモリ回路を0.35μmCMOS技術にてチップ試作を行った.また,提案回路のシミュレーション結果から,5ビット,16ユニット,64参照パターンの場合において,面積5.475mm^2,遅延時間80ns以下,消費電力130mW以下での動作を確認した.
- 2007-03-01
著者
-
小出 哲士
広島大学ナノデバイス・システム研究センター
-
小出 哲士
広島大学ナノデバイス・バイオ融合科学研究所
-
Mattausch Hans
広島大学ナノデバイス・システム研究センター
-
田中 裕己
広島大学ナノデバイス・システム研究センター
-
ABEDIN Md.
広島大学ナノデバイス・システム研究センター
-
小出 哲士
広島大学
-
Mattausch Hans
広島大 ナノデバイス・バイオ融合科研
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