超高速SRAM回路技術 : 「A 1.8ns Access, 550MHz 4.5Mb CMOS SRAM」「Synonym Hit RAM: A 500MHz 1.5ns CMOS SRAM Macro with 576b Parallel Comparison and Parity Check Functions」
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概要
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SRAMの高速化に必須となる、(1)SCL(Source-Coupled-Logic)型リセット付きデコーダ、(2)NMOSソースフォロアでレベルシフトを行うセンスアンプ回路および(3)センスアンプ活性化信号の位相をダミーメモリセルの出力信号で補償する制御方式等の回路技術を報告する。加えて、これらの技術を適用した1.8ns4.5Mb-SRAMとシノニム問題解消用マクロ(500MHz, 576b parallel comparison and parity-check functions.)の試作結果についても報告する。
- 社団法人電子情報通信学会の論文
- 1998-05-21
著者
-
山口 邦彦
日立超lsiシステムズ
-
本間 紀之
法政大学
-
日下田 恵一
日立製作所デバイス開発センタ
-
山縣 良
日立製作所エンタープライズサーバ事業部
-
南部 博昭
日立製作所中央研究所
-
藤村 康弘
日立製作所デバイス開発センタ
-
楠 武志
日立デバイスエンジニアリング
-
金谷 一男
日立製作所中央研究所
-
山崎 枢
日立製作所中央研究所
-
鈴木 武史
日立製作所デバイス開発センタ
-
宇佐美 正己
日立製作所デバイス開発センタ
-
南部 博昭
日立製作所
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