タイミング自動調整回路を用い構成展開可能な超高速SRAMマクロ

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概要

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• 超高速SRAMマクロのフレキシブルなビット構成展開方式として、高分解能(10ps)・広レンジ(600ps)の可変遅延回路とセンスアンプ活性化タイミング自動調整回路を適用した構成展開技術を提案する。また、低しきい値のMOSトランジスタを適用して一層の高速化を図っており、その副作用としてサブスレッショルド電流が増大するため、Iddqテスト時のサブスレッショルド電流低減対策として基板バイアス制御回路を提案する。さらに、本技術と0.25-um CMOSプロセスを適用して1ポートRAMマクロ(4.5-162kb)を試作し、クロックアクセスタイム0.9ns-1.2ns、動作周波数700MHzを達成した。

• 社団法人電子情報通信学会の論文
• 1998-10-16

著者

• 宮本 和久

  日立製作所エンタープライズサーバ事業部

• 山口 邦彦

  日立超lsiシステムズ

• 中山 道明

  日立製作所 デバイス開発センタ

• 日下田 恵一

  日立製作所デバイス開発センタ

• 森 和孝

  日立製作所デバイス開発センタ

• 南部 博昭

  日立製作所中央研究所

• 中山 道明

  日立製作所デバイス開発センタ

• 安藤 一昌

  日立製作所デバイス開発センタ

• 藤村 康弘

  日立製作所デバイス開発センタ

• 森 和孝

  (株)日立製作所デバイス開発センタ

• 南部 博昭

  日立製作所

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