超高速ECL-CMOS SRAMのビット線負荷の配置に関する検討
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概要
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超高速SRAMでは、ビット線での遅延時間がアクセス時間の中に占める割合が大きい。ビット線での遅延時間は、ビット線に寄生する容量に蓄えられている電荷をセル電流によって放電する時間と、ビット線の配線抵抗による配線遅延の和であり、このうち前者はビット線の信号振幅に大きく依存する。今回、ビット線負荷の配置場所によるビット線信号振幅の変動、及びこれによる遅延時間のばらつきについて解析したので報告する。
- 社団法人電子情報通信学会の論文
- 1995-09-05
著者
-
山口 邦彦
日立超lsiシステムズ
-
本間 紀之
法政大学
-
南部 博昭
日立中央研究所
-
南部 博昭
日立製作所中央研究所
-
大畠 賢一
日立デバイス
-
大畠 賢一
(株)ルネサス北日本セミコンダクタ
-
金谷 一男
日立中央研究所
-
山崎 枢
日立中央研究所
-
楠 武志
日立デバイスエンジニアリング
-
金谷 一男
日立製作所中央研究所
-
山崎 枢
日立製作所中央研究所
-
山口 邦彦
日立デバイス開発センタ
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