ラッチ型ゲートによる計算機演算回路のパイプライン・ピッチの短縮化の検討
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概要
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現在、最も高速のコンピュータであるスーパーコンピュータでは処理性能向上のためにパイプライン演算方式を積極的に採用している。ところで、このようなパイプライン構造の高速処理装置に特に適した論理回路としてラッチ型シリーズゲートを用いたゲート回路が提案されている。本報告では、シミュレーションによりこの新しいゲート回路の高速性を検討したのでその結果について述べる。
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
本間 紀之
法政大学
-
中村 徹
(株)日立製作所中央研究所
-
能州 一浩
法政大学
-
南部 博昭
日立中央研究所
-
中村 徹
日立中央研究所
-
後藤 英一
理化学研究所
-
後藤 英一
理化学研究所 神奈川大学
-
南部 博昭
ルネサステクノロジ
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