レイアウトからの逐次回路抽出によるSoCの故障追跡 : バウンダリスキャン設計IPの故障追跡
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概要
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本報告では,レイアウトから抽出された回路情報を用いて,バウンダリスキャン設計されたIP(intellectual property)を含むSoC(system on chip)の故障追跡を行う手法を提案している.多様なスタイルにより設計されたIPが混在するSoCに適用可能にするため,レイアウトをフラット化してから回路抽出する.処理時間,メモリ消費量の増大を防ぐ為,問題となるIPのみをフラット化し,故障追跡を効率化するため,抽出されたトランジスタレベルネットリストの回路認識を行う.こうして得られた回路情報より測定配線を決定し,電子ビーム(EB)テスター等の内部観測型テスト装置を用いて測定することにより,故障追跡する.また,バウンダリスキャン設計がなされたIPを含むSoCの故障追跡において,スキャンパス上にスキャンパスのテストでは検出できないショート故障等が存在する場合には,スキャンパス上において二分探索的に絞り込みを行う.バウンダリスキャン設計された回路をシミュレーションすることにより,本手法の有効性を示すと共に,レイアウトからの回路抽出,回路認識に要する処理時間,メモリ使用量の検討を行っている.
- 社団法人電子情報通信学会の論文
- 2003-01-23
著者
-
中前 幸治
大阪大学大学院情報科学研究科
-
藤岡 弘
大阪大学大学院工学研究科情報システム工学専攻
-
藤岡 弘
福井工業大学 経営情報学科
-
中前 幸治
阪大院情報科学
-
三浦 克介
大阪大学大学院情報科学研究科情報システム工学専攻
-
藤岡 弘
大阪大学大学院 工学研究科
-
三浦 克介
大阪大学大学院情報科学研究科
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