電子ビ-ムテスタ環境下での組合せ回路の遅延故障診断(LSIシステムの実装・モジュール化技術及びテスト技術,一般)
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概要
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EBテスタ環境下における組合せ回路に対する、Suspect circuit表現を用いたパス遅延故障診断アルゴリズムを提案している。 Suspect circuit表現は、結果原因分析法から得る。その手法はCreateSC, PathTracineEliminatePath, BackTraceの4つの手続きから構成される。 CreateSCの再帰呼び出しによって、故障主出力からsusoect circuitを作成する。 PathTracingによって、プロービング点を決定する。また、故障でない配線が検出されかば、EliminatePathによって配線をsusoect circuitから削除する。また、PathTracingにおいてスキップされた配線を、BackTraceによって調べる。ランダムに、回路内部から単一の主出力までのパス遅延故障を発生させた8種類のISCAS'85ベンチマーク回路に適用した。その結果、故障深さ(一つのパス上にある配線数)が浅い場合、ガイデッドプローブ(GP)法、Suspect circuit上でのGP(SC)法、と提案したアルゴリズムとの差はないが、故障深さが10以上に深くなればなるほど、提案したアルゴリズムのプロービング点数は少なくなった。
- 社団法人電子情報通信学会の論文
- 2004-01-29
著者
-
中前 幸治
大阪大学大学院情報科学研究科
-
藤岡 弘
大阪大学大学院工学研究科情報システム工学専攻
-
藤岡 弘
福井工業大学 経営情報学科
-
中前 幸治
阪大院情報科学
-
善田 洋平
大阪大学大学院情報科学研究科
-
藤岡 弘
大阪大学大学院 工学研究科
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