1-06P-38 犠牲層プロセスによるSAW素子の局所的パッケージング(ポスターセッション 1)
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概要
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We have studied two kinds of chip scale packaging methods, but combining two methods would also feasible. Another important factor, which should be precisely studied, would be how to fabricate these chip devices on the print circuit. We intended to place this chip on the connection chip parts with soft mechanical coupling and combine through a short shielded line electrically.
- 超音波エレクトロニクスの基礎と応用に関するシンポジウム運営委員会の論文
- 2007-11-14
著者
-
宝川 幸司
神奈川工科大工学部
-
山崎 貴之
神工大工学部
-
黄 啓新
神奈川工科大学工学部
-
黄 啓新
神工大工学部
-
宝川 幸司
神工大工学部
-
宝川 幸司
神奈川工科大学工学部
-
寺尾 有司
神工大工学部
-
山崎 貴紀
神工大工学部
-
山崎 貴紀
神奈川工科大工
-
寺尾 有司
神奈川工科大工
-
黄 啓新
神奈川工科大学ホームエレクトロニクス開発学科
-
Hohkawa Kohji
Department Of Electronic & Electrical Engineering Kanagawa Institute Of Technology
-
Komine Kenji
Advanced Technology Research Laboratory Meidensha Corporation
-
黄 啓新
神奈川工科大学
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