経路並列による順序回路テスト生成の並列化
スポンサーリンク
概要
- 論文の詳細を見る
順序回路を対象としたテスト生成の並列化方式として, 経路並列を提案する。その特徴は, 1つの故障に対するテスト生成処理を故障信号が伝搬する可能性のある経路に基づいて分割し, それによる探索空間を並列に処理する点にある。さらに, 経路並列における, 並列処理環境や対象とする回路, 故障集合に応じた最適粒度について解析する。最後に, ワークステーションネットワーク上での, ISCAS'89 ベンチマーク回路による初期評価結果を示す。
- 社団法人電子情報通信学会の論文
- 1996-02-09
著者
-
畠山 一実
(株)日立製作所日立研究所
-
中尾 教伸
株式会社ルネサステクノロジ
-
伊達 博
株式会社日立製作所日立研究所
-
伊達 博
(株)日立製作所日立研究所
-
中尾 教伸
(株)日立製作所半導体グループ
-
畠山 一美
(株)日立製作所日立研究所
-
畠山 一実
(株)日立製作所半導体グループ
関連論文
- システマティック故障を検出するための故障診断技術と事例(インダストリアルセッション,設計/テスト/検証)
- テスト容易化設計技術の専用VLSIへの適用 (VLSIのテスト容易化設計)
- デターミニスティックBISTによる高効率高品質テストの実現
- デターミニスティックBISTによる高効率高品質テストの実現
- 近傍パターン群発生によるデターミニスティックBIST方式
- 多種クロックをもつ論理回路の決定性組込みテスト
- 市場不良率と総合検出率の関係に関する考察
- 多種クロックをもつ論理回路の組込みテスト
- International Test Conference 1999 (ITC '99)
- BIST向け検査点挿入方式における遅延・面積オーバヘッドの低減 (テストと設計検証論文特集)
- BIST向け検査点挿入方式のFF共用に関する考察
- BIST向け検査点挿入方式のFF共用に関する考察
- BIST向け検査点挿入方式における遅延・面積オーバーヘッドの低減
- BIST向け検査点挿入方式における遅延・面積オーバーヘッドの低減
- BIST向け検査点挿入方式における遅延・面積オーバーヘッドの低減
- BIST向け検査点挿入位置決定方法の高速化
- BIST向け検査点挿入位置決定方法の高速化
- BIST向け検査点挿入位置決定方法の高速化
- 経路並列による順序回路テスト生成の並列化
- 実数値シミュレーションに基づく順序回路用並列テスト生成システム DESCARTES の故障並列に関する評価
- 並列学習操作による冗長故障判定手法
- 並列学習操作による冗長故障判定手法
- 実数値シミュレーションを利用した順序回路テスト生成
- 高速論理LSI用遅延テスト生成方法
- 入力遷移制限付2パターンテストによる組合せ回路の遅延テストについて
- 温度並列シミュレーテッドアニーリング法に基づくスタンダードセル配置プログラム
- 並列オブジェクトモデルに基づくLSI配線プログラム (並列処理)
- 擬似ランダム論理BISTにおけるテストパターン品質の評価(フォールトトレランス)
- 並列局所探索法における近傍サイズの最適決定方式とその組合せ回路テスト生成への応用
- 並列局所探索法における近傍サイズの最適決定方式とその組合せ回路テスト生成への応用
- 非零対角要素を持つホップフィールドニューラルネットを用いたLSIモジュール配置法
- 確率的ニューラルネットによるLSIモジュール配置手法
- ニュ-ラルネットによるLSIモジュ-ル配置手法
- ニューラルネットによるLSIモジュール配置手法
- 検査容易化構造をもつ順序回路のテスト自動生成
- 論理LSI用ディレイ・テスト生成システム
- 検査容易なLSI論理回路の自動設計方式
- テスト時同期化技術を用いたパーシャルスキャン設計方式
- 機能モジュールに対する命令利用テスト生成
- TD-2-2 チュートリアル : テスト容易化設計 : 組込み自己テスト(BIST)
- テスト時同期化技術を用いたパーシャルスキャン設計方式
- テスト時同期化技術を用いたパーシャルスキャン設計方式