BIST向け検査点挿入位置決定方法の高速化
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概要
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本稿では,BIST方式によって設計された回路の故障検出率を向上するための,検査点挿入位置決定(TPI解析)方法について高速化手法を提案する.回路全体のテスタビリティを表すコストを最小化するアルゴリズムに基づき,複数の検査点を同時に指摘する手法,コスト減少の近似値により簡易的に指摘する手法,検査点候補のコスト計算を削減する手法の3つにより,検出率向上の効果を落とさずに高速化する.試行回路(26k〜420kゲート)を用いた実験により,提案手法の効果を確認するとともに,大規模回路に対して有効であることを示す.
- 社団法人電子情報通信学会の論文
- 1997-04-25
著者
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畠山 一実
(株)日立製作所日立研究所
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中尾 教伸
株式会社ルネサステクノロジ
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中尾 教伸
(株)日立製作所半導体グループ
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畠山 一美
(株)日立製作所日立研究所
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東 功
(株)日立製作所 汎用コンピュータ事業部
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畠山 一実
(株)日立製作所半導体グループ
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