多種クロックをもつ論理回路の決定性組込みテスト
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概要
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多種のクロックをもつ論理回路に対し,少メモリ・低速のテスタを用いても実動作速度で縮退故障及び遷移故障を検出可能な組込みテスト方式を提案する.その特徴は,遷移発生・応答取込み用クロックの組合せで決まる転送ごとにテストする方法であり,組込みのクロック生成回路により各クロックのパルス発生及び抑止を制御する.また,テスト生成方法及びLFSRリシード法に対して,遷移発生・応答取込みのクロックを考慮するように拡張することで,100%あるいはそれに近い故障検出効率を達成可能なテストパターンを乱数ではなく決定的に生成し,そのデータ量を圧縮することを可能にした.提案方式の有効性を考察するために,多種クロックをもつように変更したISCASベンチマーク回路に対し,テスト長やテストデータ量を評価した結果を示す.
- 社団法人電子情報通信学会の論文
- 2003-04-01
著者
-
岩崎 一彦
東京都立大学大学院工学研究科
-
福本 聡
東京都立大学大学院工学研究科
-
畠山 一実
(株)日立製作所日立研究所
-
中尾 教伸
株式会社ルネサステクノロジ
-
佐藤 康夫
(株)日立製作所
-
中尾 教伸
(株)日立製作所半導体グループ
-
畠山 一美
(株)日立製作所日立研究所
-
畠山 一実
(株)日立製作所半導体グループ
-
佐藤 康夫
(株)日立製作所マイクロデバイス事業部:東京都立大学大学院工学研究科:(現)(株)半導体理工学研究センター
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