離散遅延値を持つPDEを用いたクロックデスキュー手法(検証/最適化,システム設計及び一般)
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概要
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近年のLSI製造では微細化が進み,その結果,チップの性能向上は目覚しい進歩が見られる反面,設計時に想定していた様々な性能値から製造時にずれが生じるいわゆる製造ばらつきが深刻な問題になっている。その対策のひとつとして製造後に遅延値調整できる素子(PDE)をクロックツリーに挿入し,クロック到着時刻を調整するデスキュー手法がある、既存のデスキュー手法では,製造ばらつきは正規分布に従う仮定の下に一部のFFにおけるクロック到着時刻を測定し,その値に基づきFF対間のクロック到着時刻差を推定することによって,PDEの遅延量を線形計画法で決定していた。線形計画法を利用するために従来手法では,連続遅延値を持つPDEの利用を仮定する必要があり,現実問題への適用が困難となっていた.そこで,本稿では現実の問題に対応するために,PDEが離散遅延量を持つ場合に対するデスキュー手法を提案する.提案手法では,制約式がtotally unimodularになることを利用して,線形計画法によりPDEの遅延値が決定可能となった。実験により,無施策だと良品率19.4%しかない例題LSIに対して,遅延素子一個分の遅延量が30psであるPDE16個を用いて全体の0.15%のFFのクロック到着時刻を測定することにより85.4%へ改善可能であるなど提案手法の有効性を確認した。
- 2007-05-04
著者
-
中村 祐一
NECシステムIPコア研究所
-
高島 康裕
北九州市立大学 国際環境工学部
-
中村 祐一
Nec システムipコア研
-
高島 康裕
北九州市立大学国際環境工学研究科
-
高島 康裕
北九州市立大学国際環境工学研究科情報工学専攻
-
橋爪 裕子
北九州市立大学国際環境工学部
-
大谷 直毅
北九州市立大学
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