ラッチ設計を使ったホールドエラー補償手法
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概要
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本稿ではラッチ設計を使ったホールドエラー補償の設計手法とその評価について述べる。近年、プロセスの微細化に伴いトランジスタが高速化している。その影響で、FF間パスの遅延が必要以下であることに発生するホールドエラー補償に必要な、遅延ゲート設計が困難になることが予想されている。すなわち、十分な遅延を発生させるためには複数のゲートの連結が必要となり大きな面積が必要となる。そこで、本稿では遅延ゲートの変わりに1個のFFをLow/Highの2個のラッチに変換してリタイミングを行う手法と、クロックの半周期の遅延ゲートの代替として利用可能なラッチの挿入手法、及びこれらの組合せによる補償手法を提案する。本手法は、微小なホールドエラーから、非常に大きなホールドエラー、またはホールドエラーとセットアップエラーの両方が混在するような状態に対しても有効に補償を行う。本提案手法を200KTrクラスの論理回路に利用したところ、本手法の適用によって遅延ゲート挿入によるホールドエラー補償法と比較したところ、ホールドエラー補償による面積増加を半分程度に削減できることを実証した。
- 2009-01-15
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