論理検証システムEVERY7(I)

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概要

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コンピュータの装置設計は、年々急激に設計の規模が増大している。これに伴う設計期間の増加に対処する方法として、近年、ハードウェア記述言語を用いたゲートレスデザインが提唱されるようになった。ゲートレスデザインにおいては、レジスタトランスファ(以下RTと記す)レベルの論理回路表現と、ゲートレベルの論理回路図間の、論理の等価性を完全に保証することで、設計期間の短縮が可能である。当社では、RTレベルの記述言語にFDL(FunctionDescriptionLanguage)を用いてコンピュータの設計を行っている。筆者らは、このFDLとゲートレベルのネットリストの論理照合に、フォーマルベリフィケーションを取り入れた論理検証システム・EVERY7を開発した。
一般社団法人情報処理学会の論文
1993-03-01

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