中村 祐一 | Nec システムipコア研
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概要
関連著者
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中村 祐一
Nec システムipコア研
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中村 祐一
NECシステムIPコア研究所
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高島 康裕
北九州市立大学 国際環境工学部
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高島 康裕
北九州市立大学国際環境工学研究科
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高島 康裕
北九州市立大学国際環境工学研究科情報工学専攻
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高島 康裕
北九州市立大学国際環境工学部情報メディア工学科
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稲木 雅人
広島市立大学情報科学研究科情報工学専攻
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稲木 雅人
東京工業大学理工学研究科集積システム専攻
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稲木 雅人
広島市立大学大学院 情報科学研究科
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橋爪 裕子
北九州市立大学国際環境工学部
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菅波 和幸
NECソフトウエア北陸
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撫原 恒平
Necシステムipコア研究所
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磯村 達樹
北九州市立大学国際環境工学部情報メディア工学科
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稲木 雅人
北九州市立大学国際環境工学部
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中村 祐一
NECメディア情報研究所
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大谷 直毅
北九州市立大学
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志岐 卓信
北九州市立大学国際環境工学部
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江村 秀之
NECエレクトロニクス
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志岐 卓信
北九州市立大学国際環境工学研究科
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田形 充
NECソフトウエア北陸(株)
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柳橋 邦彦
北九州市立大学国際環境工学部情報メディア工学科
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中村 祐一
北九州市立大学国際環境工学部情報メディア工学科
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田形 充
Necソフトウエア北陸
著作論文
- パスディレイテストにおける部分パスの遅延量推定手法(レイアウト,システムオンシリコンを支える設計技術)
- クロックスキューを吸収するラッチ設計の設計フロー
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- 時間多重化I/Oを用いたマルチFPGAシステムのための回路分割アルゴリズム
- Eclipse上に実装した組込みシステムのコード品質解析システム(SoC・解析,組込技術とネットワークに関するワークショップETNET2008)
- スキュー耐性の高い高効率Holdエラー補償手法(一般,ネットワーク,通信のための信号処理及び一般)
- スキュー耐性の高い高効率Holdエラー補償手法(一般,ネットワーク,通信のための信号処理及び一般)
- スキュー耐性の高い高効率Holdエラー補償手法(一般,ネットワーク,通信のための信号処理及び一般)
- パスディレイテストを用いた部分パス遅延値推定手法(低電力設計と回路設計技術,システムオンシリコンを支える設計技術)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 回路構成の小変更に即した再配置手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 回路構成の小変更に即した再配置手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- ラッチ設計を使ったホールドエラー補償手法
- ラッチ設計を使ったホールドエラー補償手法
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- クロック信号におけるばらつきが測定不要なデスキュー手法
- 離散遅延値を持つPDEを用いたクロックデスキュー手法(システム設計及び一般)
- 離散遅延値を持つPDEを用いたクロックデスキュー手法(検証/最適化,システム設計及び一般)
- 統計的推定を用いたクロックデスキューに対する一手法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 統計的推定を用いたクロックデスキューに対する一手法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
- AS-1-6 製造ばらつきに対応したクロックデスキュー手法とその良品化率に関する考察(AS-1.組合せアルゴリズム,シンポジウム)
- Eclipse上に実装した組込みシステムのコード品質解析システム(SoC・解析,組込技術とネットワークに関するワークショップETNET2008)
- Eclipse上に実装した組込みシステムのコード品質解析システム(SoC・解析,組込技術とネットワークに関するワークショップETNET2008)
- Eclipse上に実装した組込みシステムのコード品質解析システム(SoC・解析,組込技術とネットワークに関するワークショップETNET2008)
- 立下りFFを使ったブリッジ削減設計手法(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 立下りFFを使ったブリッジ削減設計手法(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- 立下りFFを使ったブリッジ削減設計手法(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- パスディレイテストを用いた部分パス遅延値推定手法(DFM,システムオンシリコンを支える設計技術)
- 組み込みシステムの機能・性能検証手法(コンカレントシステム,離散事象システム,ハイブリッドシステム,及び一般)
- A-3-5 オープン・ソース開発環境向け組込み機器向けリモート性能測定機構(A-3.VLSI設計技術,一般講演)
- AK-2-2 機能シミュレータ(AK-2.SoCを支える最新EDA技術,ソサイエティ特別企画,ソサイエティ企画)
- 第2回 組込みシステム開発環境(講座 画像処理技術者のための組込み入門)
- Network On Chipのリコンフィギュアブルレイアウト(再構成回路,物理設計及び一般)
- カスタムプロセッサの実験的評価環境(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- カスタムプロセッサの実験的評価環境(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- カスタムプロセッサの実験的評価環境(デモ展示・ポスター講演,ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- AS-4-1 組込みシステムにおける検証の課題(ソフトウェアのテストと検証,AS-4.組込みシステムの形式的手法,シンポジウム)