パスディレイテストにおける部分パスの遅延量推定手法(レイアウト,システムオンシリコンを支える設計技術)
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概要
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本稿では,パスディレイテストの利用時に部分パスの遅延量を推定する手法を提案する.近年のLSIの微細化技術の進歩により,チップ面積の削減等の効果がある反面,製造時におけるタイミング故障が深刻な問題となっている.このタイミング故障の検出方法としてパスディレイテストが知られている.このパスディレイテストは検査を行なうパスに対しては高精度な故障検出ができる一方で,テスト可能でないパスが存在することが知られている.本稿では,あるテスト可能なパスのテスト結果から,部分パスの遅延量を推定し,その情報を利用して他のパスの遅延を推定する手法を提案する.
- 2009-03-04
著者
-
高島 康裕
北九州市立大学国際環境工学部情報メディア工学科
-
中村 祐一
NECシステムIPコア研究所
-
高島 康裕
北九州市立大学 国際環境工学部
-
志岐 卓信
北九州市立大学国際環境工学部
-
中村 祐一
Nec システムipコア研
-
高島 康裕
北九州市立大学国際環境工学研究科
-
高島 康裕
北九州市立大学国際環境工学研究科情報工学専攻
-
志岐 卓信
北九州市立大学国際環境工学研究科
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