階層間遅延調整を不要化階層設計手法の超大規模回路に対する改良(グラフ,ペトリ,ニューラルネット及び一般)

概要

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VLSIレイアウト設計において階層ごとに論理合成・配置配線を適用して個別設計を行い、個別設計された階層ブロックを統合して得られる階層設計手法は設計期間の短縮において有効な手法である。しかし、異なる階層に存在するフリップフロップ(FF)を伝播するパスの伝播遅延と伝播遅延制約の付与問題が発生する。すなわち、FFから階層出口、階層出口から別の階層入り口、階層入り口からFFまでの3区間に対してどのように遅延制約を分配するかを決定する必要があり、この遅延制約の分配をバジェッティングと呼ばれている。階層設計は設計期間の短縮には有効であるが、適切なバジェッティングを与えることが難しく設計のボトルネックとなっている。著者らは、これまで階層境界の移動を行うことによりバジェッティング不要な階層構造を持つLSIに変換する手法を提案し、141MTr.の回路でバジェッティングが不要となることを実証した。しかし、従来の提案手法では最上位階層に移動してしまう回路が全体の20%程度発生してしまい、最上位階層の設計困難を引き起こす可能性がある。そこで本論文では、最上位階層に移動した回路をチップのI/Oに接続する回路とそれ以外に分類し、チップのI/Oに接続する回路以外に対して新しい階層ブロックを作成することで、全体の約5%の回路のみを最上位階層に移動させれば十分であることを確認した。これにより1億トランジスタの回路に対しても、このバジェッティング不要階層設計手法が適用可能となった。
2006-11-14

階層間遅延調整を不要化階層設計手法の超大規模回路に対する改良(グラフ,ペトリ,ニューラルネット及び一般)

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