階層間のバジェットを不要にする階層設計手法

概要

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VLSIレイアウト設計において階層ごとに論理合成・配置配線を適用して個別設計を行い、個別設計された階層ブロックを統合して得られる階層設計手法は設計期間の短縮において有効な手法である。しかし、異なる階層に存在するフリップフロップ(FF)を伝播するパスの伝播遅延と伝播遅延制約の付与問題が発生する。すなわち、FFから階層出口、階層出口から別の階層入り口、階層入り口からFFまでの3区間に対してどのように遅延制約を分配するかを決定する必要があり、この遅延制約の分配をバジェッティングと呼ばれている。階層設計は設計期間の短縮には有効であるが、適切なバジェッティングを与えることが難しく設計のボトルネックとなっている。本稿ではバジェッティングを不要にする階層設計手法を提案する。提案手法はバジェッティングが必要な階層構造を持つLSIに対して、階層境界の移動を行うことによりバジェッティング不要な階層構造を持つLSIに変換する。しかし、単純な階層境界移動では階層内の回路素子がほとんどすべて階層外に移動してしまうため、組合せ回路の多重化などを導入して回路素子の階層境界外への移動を抑制した。計算機実験の結果、141Mトランジスタ、500MHzの大規模LSIに対して、通常3ヶ月必要なバジェッティング設計を不要にした上、2%の回路面積の削減を実現した。
社団法人電子情報通信学会の論文
2006-01-06

階層間のバジェットを不要にする階層設計手法

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