マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
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概要
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近年,設計される回路の規模は増大している.その動作検証にFPGA実装がしばしば用いられるが,一つのFPGAに実装できる回路規模には限界があるため,マルチFPGA実装が必要となる.マルチFPGA実装のためには回路を複数の部分回路に分割する必要があるが,複雑な回路を分割すると部分回路間に必要な信号数が非常に多くなり, FPGAの持つI/Oピン数を超えてしまうという問題がある.このI/Oピン不足を緩和するため,一つのI/Oピンを複数の信号で時間的に共有する時間多重化I/O手法が提案されている.この時間多重化I/Oにおいては,通過時の遅延が非常に大きいため,時間多重化I/Oに割り当てる信号の選択が回路の動作速度に大きく影響する.本稿では,回路分割が定まった下での時間多重化I/O割り当てについて,整数線形計画法による動作速度最大化手法を提案する.
- 社団法人電子情報通信学会の論文
- 2007-06-15
著者
-
高島 康裕
北九州市立大学国際環境工学部情報メディア工学科
-
稲木 雅人
広島市立大学情報科学研究科情報工学専攻
-
稲木 雅人
東京工業大学理工学研究科集積システム専攻
-
中村 祐一
NECシステムIPコア研究所
-
稲木 雅人
北九州市立大学国際環境工学部
-
高島 康裕
北九州市立大学 国際環境工学部
-
中村 祐一
Nec システムipコア研
-
高島 康裕
北九州市立大学国際環境工学研究科
-
高島 康裕
北九州市立大学国際環境工学研究科情報工学専攻
-
稲木 雅人
広島市立大学大学院 情報科学研究科
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