時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
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概要
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本稿では,大規模システムのプロトタイプに必要である時間多重I/Oの利用を考慮した回路分割手法を検討する.近年の大規模システムのプロトタイプにおいては,複数FPGA実装が必要となっている.そこでは,複数のFPGA間に跨がる信号の通信に利用されるFPGAのピン数が信号線数よりも少ないという問題が,深刻となっている.その有効な解決法の一つとして,1本のピンを時間で区分し,複数信号で共有する時間多重I/Oが提案されている.この時間多重I/Oの利用にあたっては,回路分割と時間多重化する信号線の選択がプロトタイプシステムの動作速度を決定する.ここで,FlipFlop(FF)間の通過段数が多い信号線を多重化として選択すると動作速度の低下が起こりやすいとの観測から,そのような信号線の重みを大きくするような最小重み分割手法を提案する.そして,その提案手法を計算機上に実装し,実験によりその性能を確認した.
- 2009-01-22
著者
-
高島 康裕
北九州市立大学国際環境工学部情報メディア工学科
-
稲木 雅人
広島市立大学情報科学研究科情報工学専攻
-
稲木 雅人
東京工業大学理工学研究科集積システム専攻
-
磯村 達樹
北九州市立大学国際環境工学部情報メディア工学科
-
中村 祐一
NECシステムIPコア研究所
-
高島 康裕
北九州市立大学 国際環境工学部
-
中村 祐一
Nec システムipコア研
-
高島 康裕
北九州市立大学国際環境工学研究科
-
高島 康裕
北九州市立大学国際環境工学研究科情報工学専攻
-
稲木 雅人
広島市立大学大学院 情報科学研究科
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