アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)

概要

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本稿では,アナログIC設計において,熟練技術者の設計ノウハウを取り入れることにより,品質が人手設計に匹敵する自動素子配置手法を提案する.素子配置の表現手法にはシーケンスペア法を利用する.回路図上から機能クラスタ(素子集合)を抽出し,素子の隣接制約としてシーケンスペア上で定式化する.提案手法の鍵は,素子の隣接制約を課しても高密度な配置を実現できることにある.また,配置最適化においては,熟練技術者がレイアウト品質の尺度として利用する複数の評価を導入する.評価間のトレードオフを解消するために,多段階シミユレーテッドアニーリングを適用する.人手配置との比較実験では,提案手法は人手設計に比べ,面積を10.8%,配線長を6.8%削減し,設計時間を1/730に短縮し,その優位性を示した.
2003-11-21