統計的推定を用いたクロックデスキューに対する一手法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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近年のLSI製造では技術の進歩により微細化が進んでおり,その結果,設計時に想定していた様々な性能値から製造時にずれが生じるいわゆる製造ばらつきが深刻な問題となっている.その対策のひとつとして,製造後に遅延値を調整できる素子(PDE)をクロックツリーに挿入し,クロック到着時刻を調整するデスキュー手法がある.既存のデスキュー手法では,全てのFFのクロック到着時刻を測定し,PDEの遅延量を線形計画法で決定する.しかし,全FFのクロック到着時刻の測定には多大なコストを要し,実際の問題には適用が難しい.本稿では製造ばらつきは正規分布に従うとの仮定の下で,一部のFFにおけるクロック到着時刻を測定し,その値に基づき残りのFFのクロック到着時刻を推定するするデスキュー手法を提案する.実験により,提案手法では,0.6%のFFのクロック到着時刻を測定した結果,全FFを測定したものと同程度の良品率が得られることを示した.
- 2007-03-01
著者
-
中村 祐一
NECメディア情報研究所
-
高島 康裕
北九州市立大学 国際環境工学部
-
中村 祐一
Nec システムipコア研
-
高島 康裕
北九州市立大学国際環境工学研究科
-
橋爪 裕子
北九州市立大学国際環境工学部
-
大谷 直毅
北九州市立大学
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