最適配線レイアウトの為のスタイナー木生成手法Flip
スポンサーリンク
概要
- 論文の詳細を見る
半導体技術の進歩はdeep submicronまで至っている.そのため, 性能に対し, 配線がより重要な要素になっている.一本のネットの配線では幾つかの構成的手法が提案されている.しかし, 遅延や配線領域の制約下では部分最適解がかならずしも全体の最適解には結び付かない.よって, 探索的手法が良いと言われている.我々はflipと呼ぶ配線の探索手法を提案し, flipに基づいたアルゴリズムを実装し, 基本性能を確かめるため, 実験を行った.
- 社団法人電子情報通信学会の論文
- 1998-06-26
著者
-
梶谷 洋司
東京工業大学工学部電気・電子工学科
-
高島 康裕
北九州市立大学 国際環境工学部
-
高島 康裕
北陸先端科学技術大学院大学
-
中武 繁寿
東京工業大学工学部電気・電子工学科
-
倉澤 剛
東京工業大学電気・電子工学科
-
梶谷 洋司
東京工業大学 大学院 理工学研究科 集積システム専攻
-
中武 繁寿
北九州市立大学国際環境工学部情報メディア工学科
関連論文
- Stable-LSEに基づいた高速概略フロアプラン手法(物理設計技術,物理設計及び一般)
- Stable-LSE法を用いた3次元配置手法(信号処理,LSI及び一般)
- Stable-LSE法を用いた3次元配置手法(信号処理,LSI及び一般)
- Stable-LSE法を用いた3次元配置手法(信号処理,LSI及び一般)
- 重なりを考慮したStable-LSE法に基づく解析的配置手法(配置配線,物理設計及び一般)
- 安定なLSE法とその解析的配置への応用(レイアウト,信号処理,LSI,及び一般)
- 安定なLSE法とその解析的配置への応用(レイアウト,信号処理,LSI,及び一般)
- 安定なLSE法とその解析的配置への応用(レイアウト,信号処理,LSI,及び一般)
- パスディレイテストにおける部分パスの遅延量推定手法(レイアウト,システムオンシリコンを支える設計技術)
- クリティカルパスのリビジットに着目した回路分割遅延改善手法の提案
- 障害物を考慮した高速配線長推定手法(見積もり技術,システム設計及び一般)
- 障害物を考慮した高速配線長推定手法(システム設計及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- ポテンシャル法を用いたBGA配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- ピン集合間の引き出し順を考慮した配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 時間多重化I/Oを用いたマルチFPGAシステムのための回路分割アルゴリズム
- アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般配置配線)
- クロストークノイズとシールド効果を考慮したクロスポイント割り当ての高速解法(VLSIの設計/検証/テスト及び一般配置配線)
- アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- クロストークノイズとシールド効果を考慮したクロスポイント割り当ての高速解法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案
- クロストークノイズとシールド効果を考慮したクロスポイント割り当ての高速解法
- Flipにより自己変換するスタイナ木とそのVLSI最適配線への応用(電子システムの設計技術と設計自動化)
- 複数ネットの非交差配線における探索的最適化手法の提案
- 最適配線レイアウトの為のスタイナー木生成手法Elip
- 最適配線レイアウトの為のスタイナー木生成手法Flip
- BSG構造に基づく配置・概略配線同時最適化手法の提案
- パスディレイテストを用いた部分パス遅延値推定手法(低電力設計と回路設計技術,システムオンシリコンを支える設計技術)
- 最小総変位配置実現問題のための高速位相変更手法(物理設計,物理設計及び一般)
- Deskewを考慮したクロック分配最適化手法(クロック合成及び実装設計,システムオンシリコンを支える設計技術)
- アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- クロストークノイズとシールド効果を考慮したクロスポイント割り当ての高速解法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル配置手法の提案(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- クロストークノイズとシールド効果を考慮したクロスポイント割り当ての高速解法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- VISI回路の階層設計をサポートする階層化BSGフロアプラン
- 確率的探索手法に基づく凸多角形パッキング手法の提案
- 抽象データ構造による高密度3次元パッキング手法
- 複数ネットの非交差配線における探索的最適化手法の提案
- 複数ネットの非交差配線における探索的最適化手法の提案
- 最適配線レイアウトの為のスタイナー木生成手法Flip
- BSG構造に基づく配置・概略配線同時最適化手法の提案
- BSG構造に基づく配置・概略配線同時最適化手法の提案
- 相似拡大モデルに基づき配線領域を確保したモジュール配置手法の提案
- 最小総変位配置実現問題における高速最適化手法(レイアウト,システムオンシリコンを支える設計技術)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 準同期式回路におけるスケジュールクロック木の構成
- 準同期式回路におけるスケジュールクロック木の構成
- 準同期式におけるクロック配線駆動配置
- 準同期式におけるクロック配線駆動配置
- 解析的配置の一高速化手法(通信のための信号処理,符号理論,一般)
- 解析的配置の一高速化手法(通信のための信号処理,符号理論,一般)
- 解析的配置の一高速化手法(通信のための信号処理,符号理論,一般)
- 端子間容量行列の枝容量和最小実現の枝数最小化について(グラフ理論とその応用)
- 最小数枝付加によるk-枝連結グラフの(k+1)-枝連結グラフへの拡大構成(グラフ理論とその応用)
- 3-消去可能グラフについて(グラフ理論とその応用)
- 回路分割のためのビンパッキングアルゴリズムFFDとその拡張
- 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム
- 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム
- 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム
- 一般構造フロアプランの面積最小化のための疑似気圧モデルと高速アルゴリズム
- 容量を固定した整数ビンパッキング問題のFFD法による解法
- ビンの容量を制限したキューブパッキング問題のNP完全性について
- 回路構成の小変更に即した再配置手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 回路構成の小変更に即した再配置手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 回路構成の小変更に即した再配置手法(信号処理,LSI,及び一般)
- 回路構成の小変更に即した再配置手法(信号処理,LSI,及び一般)
- 回路構成の小変更に即した再配置手法(信号処理,LSI,及び一般)
- 二つのグラフの共通木グラフについて(グラフ理論とその応用)
- 枝重み付き一般グラフの最大マッチングの下限と線形時間近似アルゴリズム
- ポテンシャル法を用いたBGA配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- ピン集合間の引き出し順を考慮した配線手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
- モジュールの重なりを許さない力学的モデルによるモジュール配置手法の提案
- モジュールの重なりを許さない力学的モデルによるモジュール配置手法の提案
- A-3-4 局所方向性を持つFPGAの経由スイッチ数最小化配置アルゴリズム
- フロアプランの部屋間チャネル隣接を表現するHalf-State Sequence(H-Seq)
- A-3-1 近接度に着目した入出力ピン配置アルゴリズム
- COMP2000-17 壁と部屋に関する位相方形分割のReduct-Seqによる数え上げ
- Reduct-Seq表現による高速な一般構造フロアプラニング
- CAS2000-15 / VLD2000-24 / DSP2000-36 Reduct-Seq表現による高速な一般構造フロアプランニング
- CAS2000-15 / VLD2000-24 / DSP2000-36 Reduct-Seq表現による高速な一般構造フロアプラニング
- クリティカルパスのリビジットに着目した回路分割遅延改善手法の提案
- 最小カットを用いて適切な部分回路を抽出するための効率的手法
- 最小カットを用いて適切な部分回路を抽出するための効率的手法
- 最小カットを用いて適切な部分回路を抽出するための効率的手法
- 最大フロー手法を応用した論理回路モデルグラフの最小カット列挙法と回路分割手法
- 最大フロー手法を応用した論理回路モデルグラフの最小カット列挙法と回路分割手法
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- クロック信号におけるばらつきが測定不要なデスキュー手法
- 離散遅延値を持つPDEを用いたクロックデスキュー手法(システム設計及び一般)
- 離散遅延値を持つPDEを用いたクロックデスキュー手法(検証/最適化,システム設計及び一般)
- 統計的推定を用いたクロックデスキューに対する一手法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 統計的推定を用いたクロックデスキューに対する一手法(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)
- AS-1-6 製造ばらつきに対応したクロックデスキュー手法とその良品化率に関する考察(AS-1.組合せアルゴリズム,シンポジウム)
- 最小総変位配置実現問題に対し効率的な位相変更手法CRP手法の提案(物理設計,システムオンシリコンを支える設計技術)
- CUDAを利用した有向非循環グラフにおける全点間最短経路探索高速化手法(物理設計,システムオンシリコンを支える設計技術)
- パスディレイテストを用いた部分パス遅延値推定手法(DFM,システムオンシリコンを支える設計技術)