局所演算性に基づくDynamic-Storage形Logic-in-Memory VLSIの構成
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概要
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配線ボトルネックによる性能劣化を軽減する回路構成の一手法として, 局所演算可能な順序回路向けのLogic-in-Memory VLSIの構成法を提案する.局所演算可能な状態割当を行うと共に, 演算機能と記憶機能を一体化したDynamic-Storage形基本演算回路を用いて回路構成を行うことにより, 論理ゲート-記憶素子間のデータ転送が局所化された順序回路をコンパクトに構成できることを示す.また, 本手法の一適用例として4進カウンタを取り上げ, 従来の構成法と比較して, 本提案の設計法が配線遅延, 面積, 配線部分による消費電力を軽減できることを定量的に評価した結果を述べる.
- 社団法人電子情報通信学会の論文
- 2000-11-23
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