演算遅れ時間最小化のためのパイプライン構造VLSIプロセッサの最適設計
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概要
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知能ロボットシステムなど、動的に変化する環境に高速に応答する必要のある知能集積システムにおいては、空間的、時間的な並列処理を用いて演算遅れ時間が最小となる専用VLSIプロセッサの開発が重要となる。本稿では、このような観点から、パイプライン構造VLSIプロセッサをモデルとし、与えられたデータフローグラフ(DFG)に対し、チップ面積、チップのピン数の制約条件の下で演算遅れ時間を最小にするスケジューリング法を提案する。
- 社団法人電子情報通信学会の論文
- 1995-10-19
著者
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