先見ビット線プルアップ方式による低電力FIFOメモリ
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概要
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2ポートSRAMセルを用いたFIFOメモリに適した低電力技術について述べた。読出しポートのメモリセル選択スイッチにPMOSトランスファーゲートを適用し、ビット線のプルアップを先見制御することで、読出し時間を増大させることなく低電力化を図った。書込みポートについては、メモリセルのワード線とビット線の位置関係を入れ替え、ビット線あたりのメモリセル数を8に抑えることでビット線のプルアップトランジスタを不要にし、無駄な消費電力を零化した。0.5μmCMOSプロセスを用いて2Kワード×8ビット構成のFIFOメモリを試作した結果、3.3V動作において56mWの消費電力と140MHzの速度性能を得た。
- 社団法人電子情報通信学会の論文
- 1996-05-23
著者
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