ASIC用高速ROMマクロセル技術
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概要
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高性能ASICにはSRAMやROMが記憶マクロセルとして搭載される.本論文では高速化と低消費電力化の観点からマクロセルとしてのマスクROMの設計法を論じた.NOR形メモリセルアレー構成を採用し,コンタクト工程用のLSIマスクを記憶内容の設定に用いた.メモリセルのプログラミング法に,MOSトランジスタのソースとGND線を記憶内容に応じて接続状態若しくは非接続状態に設定する手法を提案した.本手法はメモリセルとビット線のコンタクト領域を隣接セルで共有可能であり,ビット線の寄生容量として支配的なpn接合容量を半分に低減できる.更に基準電圧発生回路を用いてビット線のレベルをGND近傍に制御することでカレントミラー形センス回路の検出感度を向上させた.これによりビット線の小振幅動作を可能にし,アクセス時間を短縮した。低電力化技術としてコラムアドレス信号で制御された疑似GND線を導入し,スタンバイ状態ではこれをフローティング状態に制御することでダイナミックな消費電力についても低減した.0.5μmCMOSプロセスでTEGを試作した結果,4Kワード×4ビット構成でアドレスアクセス時間7.2nsを得た.
- 社団法人電子情報通信学会の論文
- 1995-09-25
著者
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