同期形高速SRAMマクロセルの性能評価法 : テストチップの設計とLSIテスタによる評価
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概要
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高速なSRAMマクロセルの性能をLSIテスタで評価する技術について述べた.バッファとセレクタからなる評価用付加回路をマクロセルに近接配置することで,テストチップの入力バッファからマクロセルに至るLSI内部の測定系で発生する信号間スキューの測定精度を向上させた.SRAMの速度性能の評価に単純かつ規則的な試験パターンが用いられることに着目し,入力バッファに簡単なディジタル波形生成機能をもたせることでテスト周波数を1/4に緩和する方法を考案した.具体的には信号の立上りタイミングと立下りタイミングの情報を別々の線路を用いてLSIテスタから入力バッファまで伝送し,テストチップ内で所望の波形に変換することで,4逓倍クロックとアドレス,そして入力データをマクロセルに入力できるようにした.マクロセル出力については,テストサイクル時間でサンプリングしてテストチップから出力させることでLSIテスタによる期待値データとの照合を可能にした.速度性能評価用に考案した試験パターン(疑似チェッカーボード)を用いて200 MHz動作の同期形SRAMマクロセルの評価を行い,本試験技術の有効性を示した.
- 社団法人電子情報通信学会の論文
- 1996-12-25
著者
-
柴田 信太郎
NTT LSI研究所
-
柴田 信太郎
NTTマイクロシステムインテグレーション研究所
-
石原 隆子
NTTマイクロシステムインテグレーション研究所
-
石原 隆子
NTT LSI研究所
-
藤岡 順一
Njk
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