1.5nsアクセス時間0.25μm CMOS/SIMOX SRAMマクロセル : デュアルワード線による高速化と低電力化(新メモリ技術, メモリ応用技術, 一般)

概要

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内蔵キャッシュメモリ等の小規模SRAMに適用可能な高速かつ低消費電力な回路技術を開発した。メモリセルのデータ入力ポートと出力ポートを分離し、3ステートドライバを内蔵して読出し動作を高速化した。さらに、デュアルワード線を導入してセル選択用のトランスファゲートをCMOS化することで、片側ビット線による確実なデータ書込みを保証した。また、ワード線選択後にワードドライバをハイインピーダンス状態に制御することで後続の非選択動作を高速化した。低電力化の一方策として、書込み信号のNRZ(Non-Return-to-Zero)化を提案した。メモリアレイの設計では、階層化ビット線構成を採用し、ローカルビット線毎に書込み回路とセンス回路を設けた。ローカルビット線あたりのメモリセル数は16であり、ビット線をプルアップ/プリチャージすることなくデータの読出しが可能である。これらの技術を1Kワード×36ビット構成のSRAMテストチップに適用し、0.25μm CMOS/SIMOXプロセスを用いて試作した。MOSFETは完全空乏形、加工ゲート長は0.2μmである。ロウバー試験パターンによる測定の結果、アクセス時間1.5ns、消費電力40mW@2V/500MHzを得た。
2005-04-08