電流センス形マルチ電源SRAM用書込み回路 : 分割ビット線による書込み動作の低消費電力化(新メモリ技術,メモリ応用技術,一般)

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概要

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• 動作速度を落とさずに消費電力を低減する手法のひとつに、出力電圧が異なるマルチ電源の使用があげられる。本論文では、マルチ電源SRAM用の低消費電力な書込み回路とその周辺技術を提案する。電流センス読出し方式の入出力分離形メモリセルに1V電源、周辺回路に2V電源、I/Oバッファに3.3V電源を適用した。2層目メタルと2層目メタルによる分割ビット線構成を採用して、ビット線の寄生容量を0.59pF(48%)に低減した。書込み時にメモリセルアレイ内の当該セグメントの擬似電源線を電源から切り離すことで、メモリセルヘの確実な書込み動作を保証した。また、副ビット線毎に3値ドライバを設け、読出し時に副ビット線のプルアップレベルを上昇させることで読出し電流の増強を図った。これらの技術を64Kワード×9ビット構成のSRAMテストチップに適用し、0.35μm CMOS/SIMOXプロセスを用いて試作した。MOSFETは完全空乏形、加工ゲート長は0.2μmである。SRAMの測定結果として、アドレスアクセス時間7.5nsを得た(外部負荷65pF)。100MHz動作における書込み時の消費電力は、3.3V動作の入出力バッファの消費分を除いて、3.5mWである(従来技術の16%)。

• 社団法人電子情報通信学会の論文
• 2004-04-15

著者

• 柴田 信太郎

  NTTマイクロシステムインテグレーション研究所

• 渡辺 まゆみ

  Nttマイクロシステムインテグレーション

• 沖山 秀臣

  NTTエレクトロニクス

• 柴田 信太郎

  Nttマイクロシステムインテグ レーション研究所

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