ディジットパラレル多値CAMの構成と評価
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概要
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連想メモリ(CAM〕は, メモリと演算回路間の局所的並列通信が可能なことから種々の応用が期待されており, 高速アクセス可能で大容量のCAMの開発が望まれている.筆者らは, 4値1けたのデータに対する記憶と演算を実行するセルがフローティングゲートMOSトランジスタ1個のみで構成される, ディジットシリアル多値CAMを提案してきた.このCAMでは大容量化と共に, 1ワードの大小比較演算時にセルへのアクセス回数が同等機能のビットシリアル2値CAMと比較して半分に減少できるため, 高速化も達成されている.本論文では, 更なる高速化と大容量化を目指し, CAMワード回路へのアクセスが1回のみで1ワードnけたの大小比較演算が実行できるディジットパラレル多値CAMを提案する.本多値CAMでは, 各けたに対する比較回路の結果を入力としてnけた全体の大小比較演算を実行する多段論理回路が, パスゲート論理に基づき比較回路の直並列接続で構成される.これにより, CAMワード回路が(2n-1)個のフローティングゲートMOSトランジスタでコンパクトに実現できることになる.また, 0.8μm設計ルールに基づいて本提案のディジットパラレル多値CAMを構成した場合, 従来の2値CAMおよびディジットシリアル多値CAMと比較して, 高性能化できることをシミュレーションにより明らかにしている.
- 社団法人電子情報通信学会の論文
- 1998-02-25
著者
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