0.4μm^2自己整合AND型フラッシュメモリセル技術(<小特集>ディープサブミクロンMOSトランジスタ技術小特集)
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概要
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低電力動作可能で大容量,高信頼なAND型フラッシュメモリにおいて, 自己整合メモリセル構造化することにより,0.25μmルールまでの微細化の見通しを得た.フローテイングゲート形成後に自己整合的に素子分離,およびローカルビット線・ソース線となる拡散層配線を形成する新プロセスを導入することにより,合わせ余裕の低減が可能となった.従来に比べ25%のセル面積が低減され,0.25μmルールでメモリセル面積0.4μm^2を実現した.
- 社団法人電子情報通信学会の論文
- 1996-06-25
著者
-
小林 孝
(株)日立製作所中央研究所
-
久米 均
(株)日立製作所中央研究所
-
森本 忠雄
(株)日立超lsiエンジニアリング
-
加藤 正高
(株)日立製作所中央研究所
-
足立 哲生
(株)日立製作所中央研究所
-
久米 均
日立製作所中央研究所
-
加藤 正高
(株)日立製作所半導体事業部半導体開発センタ
-
足立 哲生
(株)日立製作所半導体事業部半導体開発センタ
-
須藤 敬己
(株)日立製作所中央研究所
-
森本 忠雄
日立製作所中央研究所
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