CMOSマクロセル生成における階層的トランジスタ配置手法
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概要
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CMOSマクロセルのレイアウト生成における新しいトランジスタ配置手法を発表する。本手法は与えられたトランジスタレベルのネットリストから論理ゲートを抽出してこれを単位としで階層的に配置する。まず, 各論理ゲートに対して論理ゲート内のトランジスタ配置の候補を複数個生成しておく。次に, 論理ゲートの配置と各論理ゲート内のトランジスタ配置(前記候補からの選択)とを反復改善法を用いて同時に決定する。このように二つの階層を同時に反復改善することにより実用的な時間内で良い解が得られる。ゲートアレーのセルライブラリを用いて実験したところ, レイアウト設計者が人手で作成した配置に比べてもセル横幅と配線混雑の点で平均的に同等の品質の配置を生成することができた。
- 社団法人電子情報通信学会の論文
- 1998-01-25
著者
-
寺井 正幸
大阪学院大学情報学部
-
寺井 正幸
株式会社ルネサステクノロジ製品技術本部
-
寺井 正幸
三菱電機株式会杜 半導体基盤技術統括部 Eda技術部
-
寺井 正幸
三菱電機
-
定兼 利行
三菱電機株式会社
-
岡崎 芳
三菱電機株式会社
-
定兼 利行
株式会社ルネサステクノロジ製品技術本部
-
中尾 博臣
三菱電機株式会社
-
大倉 五佐雄
三菱電機株式会社
-
岡崎 芳
三菱電機株式会社システムlsi事業化推進センター:(現)大阪電気通信大学工学部
-
中尾 博臣
三菱電機株式会社システムlsi事業統括部
-
中尾 博臣
三菱電機株式会社 半導体基盤技術統括部 Eda技術部
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