3層チャネルレス・ゲートアレイのための高速配線手法
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概要
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3層配線チャネルレスCMOSシー・オブ・ゲートアレイ用高速自動配線手法について報告する. 本手法は, SOGのレイアウト構造の規則性に着目してセル列単位で配線を行うもので, 独自の "over-the-cell" チャネルルータを基本としている. このため, セル列間に配線チャネルを設けないチャネルレス方式で配置されたセルの端子間の配線要求を扱う本手法の詳細配線処理の計算複雑度がO(n・ρlogρ)である (ρ:1セル列上の端子数の最大値, n:チップ上のセル列数). これは, チャネル有方式のレイアウトに対する代表的なチャネルルータによる配線処理の計算複雑度と等しい. 実際のSOG回路とよく知られたベンチマークデータを用いた実験を行い, この結果から, 不手法の高速性と有効性を示す.
- 1997-03-15
著者
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寺井 正幸
大阪学院大学情報学部
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寺井 正幸
三菱電機株式会杜 半導体基盤技術統括部 Eda技術部
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寺井 正幸
三菱電機
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城田 博史
三菱電機株式会社
-
柴谷 聡
三菱電機株式会社
-
柴谷 聡
三菱電機アメリカ株式会社電子デバイスグループ
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佐藤 興二
三菱電機セミコンダクタソフトウェア株式会社
-
城田 博史
三菱電機(株)半導体事業本部
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