2次元トランジスタ配置構造をもつCMOSセルの生成における自動配線手法

概要

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本論文では, N-(P-)ウェル領域で, P(N)型トランジスタを2次元配置する「縦積み配置方式」(図1参照)により, 高密度にセルを生成するシステムの自動配線手法について述べる。本システムが対象としているセルは, 従来のセル生成システムが対象としてきたASIC用セルに比べ, セルを構成するトランジスタのトランジスタサイズのばらつき(最小トランジスタサイズと最大トランジスタサイズの比)が大きいセルである。その典型的な例は, DRAM周辺回路用のセル(トランジスタサイズのばらつきは10倍以上)である。従来の多くのセル生成システムが扱うセルのレイアウトモテルは, トランジスタの配置方式により, 1次元配置方式と多列配置方式に分類できる。セル中のトランジスタサイズのばらつきが小さい(例えば, 高々4倍程度)ASIC用のセルでは, サイズの大きなトランジスタを折り曲げること(folding)により, 1次元配置方式や多列配置方式で高密度にレイアウトできる。しかし, トランジスタサイズのばらつきが大きいセルを1次元配置方式でレイアウトすると, 以下の理由により高密度にレイアウトできない。(1) セル高を小さくすると, 多くのトランジスタが折曲げられ, トランジスタ列が横に長くなり, トランジスタ上の通過配線数が増大する。(2) セル高を大きくすると, サイズの小さなトランジスタの上下に空き領域が発生する。我々は, トランジスタサイズのばらつきが大きいセルに対しては, 縦積み配置方式が有効であると考えた。これを検証するために, トランジスタサイズが3〜40μmのセルを用いて, セル高を変化させた時のセル面積について, 1次元配置方式と縦積み配置方式を比較した。その結果を図2に示す。図2で注目すべき点は以下のとおり。(1) セル面積最小となるセル高については, 1次元配置方式の場合と比べて, 縦積み配置方式ではセル高が大きいところで面積最小になる。(2) 縦積み配置方式によるセルの最小面積は1次元配置方式に比べ10%以上小さい。このことより, トランジスタサイズのばらつきが10倍程度のセルについては, セル高をトランジスタがある程度縦積みできる高さとし, 縦積み配置方式によりレイアウトすることが有効であると考えられる。縦積み配置方式によるセル生成では, 従来の拡散共有数最大化や配線長最小化に加え, トランジスタを縦方向に配置することによるセルの横幅最小化も同時に考える必要がある。このため, 我々がここで扱うセル生成問題は, これまでにない新しい問題である。本論文では, 以下, 2章で本システムが対象とするセルのレイアウトモデルを説明し, 3章では本システムによるセル設計フローを述べる。4章ではトランジスタ間の自動配線手法について述べる。5章では, 提案した設計フローと自動配線手法の有効性を確認する。
一般社団法人情報処理学会の論文
1997-09-24

2次元トランジスタ配置構造をもつCMOSセルの生成における自動配線手法

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