ディープサブミクロンLSI設計における仮想配線容量見積りの精度向上の一手法
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概要
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本論文では,ディープサブミクロンLSIのタイミング考慮設計のために,セル配置後に高精度に配線浮遊容量を見積もる手法を提案する.その方法は,注目する配線とシリコン基板との間の容量のみならず,LSIの微細化とともに影響が大きくなる同一配線層上の隣接配線との間のカップリング容量や異なる配線層上の配線間の容量を,配線混雑度評価値に基づいて見積もる.大規模LSIを用いた実験結果から,提案した方法が精度が高いことを示す.さらに,本方法を用いて生成した特定のブロック対応の"wire load table"による配線容量の見積りが,論理合成ツールの最適化処理において信号伝送路タイミング制約の満足度と生成した回路規模の点で有効であるということを示す.
- 一般社団法人情報処理学会の論文
- 2001-04-15
著者
-
堀場 康孝
三菱電機株式会社 LSI 研究所
-
高橋 一浩
三菱電機株式会社半導体事業本部
-
小谷 健
三菱電機株式会社システムlsi事業統括部
-
寺井 正幸
大阪学院大学情報学部
-
寺井 正幸
株式会社ルネサステクノロジ製品技術本部
-
寺井 正幸
三菱電機株式会杜 半導体基盤技術統括部 Eda技術部
-
寺井 正幸
三菱電機
-
定兼 利行
三菱電機株式会社
-
岡崎 芳
三菱電機株式会社
-
定兼 利行
株式会社ルネサステクノロジ製品技術本部
-
堀場 康孝
三菱電機株式会社
-
岡崎 芳
三菱電機株式会社システムlsi事業化推進センター:(現)大阪電気通信大学工学部
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