タイル方式により生成したモジュールのセル上配線通過可能領域抽出手法
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概要
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ROM,RAM等規則構造モジュールを生成するモジュールジェネレータのレイアウト生成方式としてはタイル方式(リーフセルを隣接配置してレイアウトを生成する方式)が有効である。一般にこれらのモジュールは面積が大きく端子数が多いために、チップのレイアウトの際にモジュールの周囲は配線が混雑し易く、集積度の低下、配線長の増加という問題が生じる。これらを回避するために、モジュール上で配線の通過できる領域(配線通過可能領域)を配線領域として利用することが考えられる。本稿では、タイル方式により生成するモジュールを対象に、高速にしかも少ないメモリ使用量で配線通過可能領域を抽出する手法を提案する。
- 一般社団法人情報処理学会の論文
- 1990-09-04
著者
-
塚本 美智子
三菱電機株式会社
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岡崎 芳
三菱電機株式会社
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中尾 博臣
三菱電機株式会社
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中尾 博臣
三菱電機株式会社システムlsi事業統括部
-
中尾 博臣
三菱電機株式会社 半導体基盤技術統括部 Eda技術部
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